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[公开] 先进制程的成本墙：为什么不是所有芯片都追新

【摘要】一颗芯片用不用最新制程，不是技术问题，是成本问题。本文从一家公司被3nm流片报价吓退的故事讲起，拆解先进制程的成本构成，分析成本墙的三重挤压，给出制程选择的决策框架，并用16nm加chiplet的真实案例展示"不追新"的另一种解法。

分类：前沿趋势 | 文章类型：P | 发布日期：2026-08-08

一、背景故事：3nm流片报价吓退了一家公司

2025年底，一家做边缘AI芯片的创业公司拿到了新产品的流片报价：采用3nm制程，单次流片费用超过三千万美元，加上IP授权、设计人力，产品研发总投入逼近一亿美元。创始团队算了一笔账：产品预期年销量只有几十万颗，分摊下来单颗成本高得离谱，而且只有一次流片机会，容错率为零。

纠结了两个月，团队最终放弃了3nm，改用了16nm制程加chiplet封装方案：研发成本只有原来的四分之一，流片风险大幅降低，产品性能虽不及3nm方案，但对目标客户（边缘推理场景）完全够用。一年后产品如期上市，在价格敏感的市场里反而卖得更好。

这个故事揭示了一个行业常识，但很多人并不真正理解：先进制程不是对所有芯片都是最优解。"追新"和"不追新"的分界线，不是技术先进程度，而是成本结构和应用场景的匹配度。本文就把这条分界线讲清楚。

二、技术原理：制程成本的构成与经济学

芯片的成本结构可以分为两大块：NRE（非 recurring engineering，一次性工程费用）和单位制造成本。NRE包括设计、IP授权、掩膜版和流片费用；单位制造成本包括晶圆代工费、封装测试费和良率损失。制程越先进，这两块都越贵，但增长逻辑不同。

NRE的增长：掩膜版费用随制程微缩指数级上升，28nm一套掩膜版约两百万美元，7nm约一千万美元，3nm超过两千万美元；设计人力投入同样倍增，因为先进制程的物理验证、可靠性分析和设计规则复杂度都大幅增加。

单位成本的下降逻辑：制程微缩让单颗芯片面积更小、同面积集成更多晶体管，理论上单位晶体管成本下降。但这一规律在先进制程正在失效——从28nm之后，单位晶体管成本的下降幅度越来越小，到了5nm以下甚至出现"每晶体管成本上升"的拐点，这就是"成本墙"。

成本墙的形成原因有三：一是研发费用分摊到每颗芯片上，量小分摊就贵；二是良率爬坡难度增大，早期良率低导致有效成本高；三是EUV光刻等新设备的折旧和运营成本极其高昂，Fab端的资本开支最终会转嫁到代工价格上。

所以先进制程的经济学本质是"规模游戏"：只有年出货量达到千万颗量级的大单品（手机SoC、AI加速卡、GPU），才能摊薄巨额NRE，享受先进制程的红利；出货量小的芯片用先进制程，就是给成本墙送钱。

把成本拆到光罩层数这一级会更直观。28nm 逻辑工艺的光罩层数大约在 40 到 45 层，7nm 提升到 60 层上下，3nm 叠加多重曝光与多层 EUV 之后普遍超过 80 层。每多一层光罩，意味着一次完整的涂胶、曝光、显影、刻蚀、清洗、量测循环，对应的不只是掩膜版本身的采购费，还有晶圆在产线上多停留的工时、多消耗的化学品与靶材、多占用的量测机台产能。制造周期（cycle time）从成熟制程的六七十天拉长到先进制程的百天以上，在制品（WIP）占用的资金也同步上升。

EUV 光刻机把设备折旧推到了成本表的第一行。单台 EUV 的采购价以亿美元计，配套的高功率光源、掩膜版的 actinic 检测能力、Pellicle 的寿命与透过率，都是持续性支出。设备按五到七年直线折旧摊销，要求产线长期维持极高稼动率；一旦订单波动导致稼动率下滑十几个百分点，单片晶圆分摊到的折旧就会明显恶化，这也是先进制程产能高度集中、不轻易对外开放的根本原因之一。

设计侧的 NRE 同样在膨胀。它至少包括四块：IP 授权费用（标准单元库、SerDes、DDR 控制器、PHY、各类接口 IP），EDA 工具的 license 与算力，后端物理实现与签核（DRC、LVS、天线规则、EM-IR 压降、多角落多模式时序收敛），以及封装与量产测试程序开发。先进节点的工艺角（corner）数量成倍增长，签核一次全量回归需要的服务器机时可能是成熟节点的数倍，这部分隐性成本在做预算时经常被低估。

三、现状分析：先进制程的玩家格局

格局一：先进制程玩家只剩三家。全球有能力量产5nm及以下制程的厂商屈指可数，且新一代节点的研发投入动辄数十亿美元，追赶者越来越少。先进制程的产能也高度集中，供不应求时议价权完全在代工厂手里。

格局二：成熟制程需求旺盛。车规芯片、功率器件、模拟芯片、MCU、传感器等大量产品停留在28nm以上制程，且需求持续增长。成熟制程的产能利用率长期高企，扩产是2026年行业的主旋律之一。

格局三：先进封装异军突起。面对成本墙，行业找到了"绕行"方案：用成熟制程加先进封装（chiplet、2.5D/3D封装）实现接近先进制程的系统性能。AI芯片和高端服务器芯片越来越多采用这种"异构集成"路线。

格局四：客户分层明显。手机、PC、AI算力等性能敏感市场追先进制程；汽车、工业、物联网等成本与可靠性敏感市场留在成熟制程。两个市场并行发展，各自迭代，短期内没有收敛的迹象。

从产能利用率的角度看，成熟制程与先进制程实际上运行在两个不同的周期上。先进制程的产能被少数大客户的旗舰产品锁定，排产计划以年为单位提前敲定；成熟制程则更贴近工业、汽车、消费电子的补库存节奏，波动更频繁但客户结构分散，单一客户砍单不至于让产线停摆。对制造端来说，这两类产线的运营逻辑、KPI 设定、设备维护策略都不一样。

车规市场进一步强化了成熟制程的价值。AEC-Q100 的温度等级、PPM 级甚至零缺陷的质量目标、长达十年以上的供货承诺，要求工艺窗口极度稳定、过程数据可长期追溯。一条跑了十几年的 90nm 或 0.18 微米产线，其累积的 SPC 基线、失效模式库、OCAP 处置经验本身就是难以复制的资产。把这类产品搬到先进节点，不仅不划算，还要重新付出多年的可靠性验证成本。

四、瓶颈问题：成本墙的三重挤压

挤压一：NRE的赌注效应。先进制程流片费用以千万美元计，一次失败就可能拖垮创业公司；即便大公司，也要在"先发优势"和"一次成功"之间反复权衡。流片机会从"试错"变成了"豪赌"。

挤压二：良率爬坡的现金消耗。先进制程量产初期良率低，良率每差一个点，对出货量和成本的影响都是巨大的。良率爬坡期的现金流压力，是很多产品采用先进制程前没有充分预估的隐性成本。

挤压三：设计复杂度的能力门槛。先进制程的设计规则、物理验证、可靠性要求，需要庞大的专业团队和昂贵的EDA工具链。小团队即使买得起流片，也未必养得起设计能力。能力门槛，把很多潜在的先进制程用户挡在门外。

这三重挤压叠加的结果是：先进制程的用户群体越来越小、越来越集中，而成本墙本身还在不断升高。对大多数芯片公司来说，"追新"已经不是技术选择题，而是财务生存题。

良率对芯片面积的敏感度可以用简化的 Murphy 模型来理解：设单位面积缺陷密度为 D0、芯片面积为 A，则良率近似为 Y = ((1 - exp(-A·D0)) / (A·D0))^2。面积翻倍时良率的下降幅度远大于线性，而先进制程新节点导入初期的 D0 通常比成熟节点高出一个量级。这就解释了为什么大面积的 AI 加速芯片在先进节点上格外痛苦，也解释了为什么把大芯片切成多个小 die 再用封装拼起来，在数学上就能拿到可观的良率红利。

测试成本是另一块容易被漏算的开支。先进节点的晶体管数量与工作频率上升，DFT 逻辑（扫描链、MBIST、边界扫描）占用的面积和测试向量规模同步增长，ATE 上的单颗测试时间被拉长；高可靠性场景还要叠加老化筛选（burn-in）与系统级测试（SLT）。当单颗测试时间从几秒涨到几十秒，按机台小时费率折算，测试成本在总单位成本中的占比会从个位数百分比上升到两位数。

五、解决方案：制程选择的决策框架

第一步：算清总拥有成本。不要只看单颗代工价格，要把NRE、流片次数预期、良率爬坡、封装测试、上市时间成本全部纳入，算产品的全生命周期总成本。总成本摊到预计出货量上，得到单颗真实成本。

第二步：评估性能需求与冗余。用系统级指标（功耗、带宽、时延、算力）而不是制程节点来定义需求：现有成熟制程方案能否满足？差距多大？客户真的需要这个差距吗？很多产品的性能瓶颈根本不在制程，而在架构、软件和封装。

第三步：考虑异构路线。把芯片拆成多个die：计算核心用相对先进制程，IO、模拟、存储接口用成熟制程，通过chiplet封装集成。用封装创新弥补制程差距，是成本墙时代的主流解法。

第四步：评估供应与生态风险。先进制程产能高度集中，一旦供应紧张，小客户的产能优先级最低；成熟制程的供应选择多、竞争充分。供应链的确定性，对产品周期规划的影响不亚于性能。

第五步：用决策矩阵定案。把产品按"性能敏感度"和"出货量"两个维度画成四象限：高性能大出货量（手机SoC、GPU）用先进制程；高性能小出货量（车规、军工）用成熟制程加架构优化或先进封装；低性能大出货量（IoT、MCU）用成熟制程；低性能小出货量用成熟制程成熟节点。四个象限对应四种不同的制程策略。

第六步：把制程选择做成可复算的模型，而不是一次性拍板。建议建立一张总拥有成本表，输入项包括光罩层数、掩膜版费用、每次流片费用与预计流片次数、目标良率曲线、封装与测试单价、预计年出货量与产品生命周期长度；输出项是全生命周期的单颗总成本与盈亏平衡出货量。产品定义每次变更、代工报价每次调整，都重新跑一遍这张表。很多团队之所以在制程选择上出错，不是因为算不出来，而是因为从来没有把这些参数放到同一张表里比较过。

六、实战案例：16nm加chiplet的AI芯片

回到开头那家边缘AI公司。放弃3nm后，团队重新做了架构设计：把芯片拆成两个die——一个16nm的计算die负责神经网络推理，一个28nm的IO die负责接口和电源管理，通过2.5D封装集成。16nm工艺成熟、良率高、流片便宜，28nm进一步降低IO部分成本。

设计阶段的收益立竿见影：NRE从接近一亿美元降到约两千五百万美元；设计周期缩短了四个月，因为成熟制程的设计规则简单、验证工具链成熟，团队不需要为先进制程的物理效应（如IR drop、可靠性）耗费大量时间。

流片阶段，16nm的良率爬坡比3nm快得多，首批流片就实现了超过九成的良率，基本没有废片；而同期采用先进制程的竞品，有公司在良率爬坡期整整多烧了半年现金。这种确定性的价值，在创业公司的现金流语境下怎么强调都不过分。

产品上市后的表现：性能达到3nm方案约七成的水平，但功耗只有一半，单位算力成本只有三分之一，对边缘推理场景（摄像头、机器人、工业终端）的客户来说，性价比才是第一购买理由。产品出货量超出预期，成为公司成立以来最成功的产品线。

这个案例的启示：在成本墙面前，"不追新"不是保守，而是对产品本质的清醒认知。客户买的不是制程节点，而是性能、功耗、价格、可靠性的组合。用最合适的制程做出最合适的组合，比用最先进的制程做出最贵的芯片，更接近商业成功。

拆 die 之后新增的工程量必须诚实计入。die 到 die 的互连要选定接口协议（UCIe 或自定义并行接口），需要评估凸点间距、单位比特能耗（pJ/bit）、链路延迟与误码重传机制；封装侧则要处理基板层数、硅中介层或有机中介层的选型、热膨胀系数失配带来的翘曲控制、以及多 die 叠加后的散热路径设计。这家团队为此增加了两名封装与信号完整性工程师，但相较于先进节点省下的费用，这笔投入依然划算。

测试策略也随之改变。多 die 方案必须引入 KGD（Known Good Die）流程：在封装之前把每颗裸 die 单独测到足够置信度，否则一颗坏 die 会连累整个封装体报废，把良率优势重新吃掉。团队的做法是在 CP 阶段增加针对互连接口的专项测试项，并在封装后用系统级测试做最终把关，两级筛选之后封装良率稳定在九成五以上。

七、实施效果：成本与上市时间的平衡

从数据看两种路线的对比：先进制程方案单颗性能高约四成，但NRE高四倍、流片风险高一个量级、上市时间晚约半年；成熟制程加封装方案性能够用、成本可控、按时上市，市场窗口的把握往往比绝对性能更值钱。

行业层面，成本墙正在改变整个产业链的资源配置：代工厂把先进制程产能集中给大客户，同时扩建成熟制程产能；封装厂和Chiplet生态成为新的增长点；设计公司的架构师，开始用"制程加封装加架构"的组合思维做产品规划，而不再唯节点论。

对芯片产品经理和创业者的建议：下次讨论制程选择时，先问三个问题——客户真的需要这个性能吗？这个性能差距能用架构和封装弥补吗？出货量撑得起先进制程的成本结构吗？三个问题答完，答案往往已经清楚了。

先进制程的进步不会停止，成本墙也不会消失。在可预见的未来，芯片行业将是"先进制程引领、成熟制程筑基、先进封装变通"的三线并行格局。理解这个格局，无论你是工程师、产品经理还是投资者，都能在"追新"的喧嚣中，做出更清醒的判断。

对制造侧和 MES 工程师来说，这一趋势有很实际的含义。成熟制程产线的竞争力不再来自节点先进性，而来自工艺窗口的稳定度、过程数据的完整度和异常响应的速度。同样一条 28nm 产线，谁的 SPC 失控响应更快、谁的 OCAP 闭环更扎实、谁的设备预测性维护做得更好，谁就能在同样的报价下拿到更高的净利。数据系统的建设投入，在成熟制程语境下的回报率反而更高。

同时，异构集成会给制造执行系统带来新的追溯要求。一颗封装体内可能包含来自不同晶圆厂、不同制程节点、不同批次的多颗 die，传统以晶圆批次为主线的追溯模型需要扩展到 die 级别，把每颗 die 的来源批次、坐标、CP 测试结果、KGD 判定结论一路带到封装与成品阶段。谁先把 die 级追溯打通，谁在先进封装的产能竞争中就更有话语权。

八、配图说明

图1：每晶体管成本随制程微缩的变化与成本墙拐点

图2：不同制程节点覆盖的芯片出货量占比

九、附表：关键数据对照

附表1：成本项目等关键维度对照

附表2：产品类型等关键维度对照

十、配套资料与VIP资源

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