[粉丝专享] 存算一体芯片：新架构对制造的要求

【摘要】存算一体（CIM）把乘加运算搬进存储阵列，能效比可以做到传统架构的十倍以上。但对制造端来说，它意味着一整套新的游戏规则：器件一致性从「够用就行」变成「决定精度」，测试从数字判定变成模拟表征，MES要管理每颗Die的校准参数。本文从制造视角拆解CIM的工艺、量测、测试与数据管理要求。

分类：前沿趋势 | 文章类型：F | 发布日期：2026-08-11

一、背景故事：一个良率定义被推翻的项目

2025年，某Fab承接了一个RRAM（阻变存储器）存算一体芯片的量产导入项目。项目启动会上，客户提出的第一个要求就让在场的良率工程师愣住了：他们不接受传统的功能良率定义。

按传统数字芯片的逻辑，一颗Die要么功能通过（Pass）、要么失败（Fail），良率就是通过数除以总数。但客户说，CIM芯片的每个存储单元既是存储器也是计算单元，单元的电导值直接对应神经网络的权重。电导值偏差2%，模型精度可能还能接受；偏差8%，推理准确率就会掉到不可用。所以他们要的不是Pass/Fail，而是每颗Die的电导分布统计特征，以及基于这个特征的分级（Binning）。

这意味着什么？意味着测试时间从每颗Die几百毫秒变成几秒甚至几十秒，因为要逐单元测电导；意味着测试数据量从每片几MB暴涨到几GB；意味着MES要为每颗Die保存一组校准参数并在封装后写回芯片的eFuse；意味着良率不再是一个数字，而是一条分布曲线。

项目组当时的判断是：这不是一次普通的产品导入，这是一次制造体系的适配升级。最终项目花了11个月才达到量产标准，比常规产品多用了5个月，其中超过一半的时间花在测试方案和数据管理体系的重构上，而不是工艺本身。

这个项目让团队深刻理解了一件事：新架构对制造的挑战，往往不在最显眼的工艺环节，而在量测、测试和数据这些配套体系上。本文就从制造视角，把CIM芯片带来的要求逐条拆开讲清楚。

二、技术原理：存算一体为什么对制造更苛刻

传统冯诺依曼架构里，数据要在存储器和计算单元之间来回搬运，这个搬运过程消耗的能量往往是计算本身的几十倍，这就是所谓的存储墙。存算一体（Computing-In-Memory，CIM）的思路是把乘加运算直接在存储阵列里完成：把权重存成存储单元的电导值，输入电压施加到字线上，根据欧姆定律和基尔霍夫定律，位线上汇总的电流天然就是乘加结果。一次读操作完成一整列的向量矩阵乘法，能效比可以做到传统架构的10到100倍。

关键差异在这里：传统存储器只需要区分0和1两个状态，工艺窗口很宽，单元之间有20%的差异也无所谓，读出电路能可靠判定就行。而CIM要用电导表示多比特权重，比如8比特精度需要区分256个电导等级，相邻等级之间的间隔只有满量程的1/256，也就是0.39%。要可靠区分，单元的电导变异必须控制在这个量级以内。这是数量级的要求提升。

主流的CIM器件路线有四条，各自的制造难点不同。SRAM-CIM用标准CMOS工艺，兼容性最好、可靠性最高，但单元面积大（6T到10T）、只适合低比特权重，密度是瓶颈。RRAM-CIM用金属氧化物阻变层（典型HfOx、TaOx），BEOL集成、密度高、多比特能力强，但器件变异大是最大痛点。PCM（相变存储）线性度较好但功耗高、存在电阻漂移。MRAM（磁存储）耐久性极好但电阻窗口窄、多比特困难。

以RRAM为例，制造上最核心的三个变异源是：器件间变异（Device-to-Device，D2D），来自阻变层厚度、成分、界面态的工艺波动，典型σ/μ在5%到15%；周期间变异（Cycle-to-Cycle，C2C），同一个器件反复写入的电导波动，来自导电细丝形成的随机性，典型3%到10%；以及电导漂移与保持特性（Retention），电导随时间和温度缓慢变化，85摄氏度下1000小时的漂移可能达到5%到20%。

这三个变异源对应三种不同的应对策略。D2D靠工艺控制和统计校准，C2C靠写入算法（Write-Verify迭代）压制，Retention靠材料优化和上层算法的容差设计。制造端能直接影响的主要是前两个，其中D2D是Fab的主战场。

还有一个容易被低估的点：Forming（初始化成型）。RRAM器件出厂时是高阻态，需要施加一次较高电压（典型2到4V）击穿形成初始导电细丝，之后才能正常工作。Forming电压的分布宽度直接决定了后续电导分布的宽度，而Forming又是一次性不可逆的过程。这意味着Forming工艺的窗口控制是整个良率链条上最关键也最不容错的一环。

三、现状分析：CIM量产面临的制造现实

现实一：器件一致性距离目标还有差距。当前主流RRAM工艺的D2D变异在σ/μ 8%到15%区间，而8比特精度理论上要求小于1%。行业的实际做法是降低单器件精度要求（每个器件只做2到4比特），用多器件组合和差分结构来提升等效精度，同时依赖芯片级校准补偿。纯靠工艺把变异压到1%以内，短期内不现实。

现实二：BEOL集成带来的热预算约束。RRAM通常集成在后段互连层之间，这意味着阻变层的沉积和退火温度不能超过BEOL的热预算（一般小于400摄氏度）。低温工艺限制了材料的结晶质量和界面质量，直接影响器件一致性。这是一个物理层面的硬约束，只能靠材料创新和工艺优化在窄窗口里腾挪。

现实三：量测手段不足。传统Inline量测测的是膜厚、CD、缺陷，而CIM关心的是电学特性分布。阻变层只有几纳米厚，成分和界面态的微小变化就会显著改变电学行为，但这些变化在常规的膜厚和光学量测上几乎看不出来。Fab需要引入电学测试结构（Test Key）做Inline电学监控，这增加了版图面积和量测工时。

现实四：测试成本高企。逐单元电导表征的测试时间是常规数字测试的数十倍。以一个1Mb的CIM阵列为例，如果每个单元测一次需要1微秒，全阵列就是1秒，加上多电压点表征和重复测量，单颗Die的测试时间可能到10到30秒。按测试机小时费率折算，测试成本可能占到芯片成本的20%以上，远高于常规数字芯片的5%到8%。

现实五：数据量爆炸。每颗Die的电导表征数据在几十MB量级，一片Wafer上千颗Die就是几十GB，一个月的产量就是PB级别。传统的YMS系统架构（关系型数据库为主）根本扛不住这个量级，需要引入列式存储和对象存储的混合架构。

现实六：良率定义与商务条款的重构。良率不再是单一数字，而是分级分布。客户与Fab的商务条款需要重新定义：什么样的电导分布算合格、分级比例如何约定、超出分布的Die如何计价。这已经超出了技术范畴，需要业务和法务共同参与。

四、瓶颈问题：五个卡脖子环节

瓶颈一：Forming工艺窗口窄且不可逆。Forming电压分布过宽会导致后续电导分布同样宽，而Forming又是一次性的，做坏了无法挽回。当前的解决思路是渐进式Forming（电压逐级上升配合电流限制），但这会显著增加测试时间。工艺与测试的成本在这里直接冲突。

瓶颈二：Inline与Final的相关性弱。Fab习惯用Inline量测预测最终良率，但CIM的电学特性与常规Inline指标之间的相关性很弱，导致问题往往要到晶圆测试阶段才暴露，反馈周期长达数周。这大幅降低了工艺迭代速度。

瓶颈三：校准数据的全流程管理。每颗Die的校准参数（典型几KB到几百KB）需要从CP阶段产生、随Die流转到封装、最终写入芯片eFuse或外部存储。这条数据链路跨越Fab、封测厂和客户三方，任何一个环节的Die身份识别出错，校准参数就会张冠李戴，导致芯片功能异常且极难排查。

瓶颈四：温度与老化的长期稳定性。电导漂移是CIM绕不开的问题。制造端能做的是通过老化筛选（Burn-in）剔除早期失效器件，通过高温存储测试（HTS）评估Retention，但这些都是抽样验证，无法保证每颗芯片在五年寿命内的精度稳定。这需要与上层算法协同——用在线校准或容错算法弥补硬件的不完美。

瓶颈五：标准缺失。CIM还没有像DRAM/NAND那样成熟的行业标准，各家的器件结构、测试方法、指标定义都不一样。这导致设备厂商难以提供标准化的测试方案，Fab要为每个客户做定制开发，工程投入大且难以复用。

五、解决方案：制造侧的六项适配

适配一：建立电学Inline监控体系。在Scribe Line（划片道）里加入CIM器件的电学Test Key，每片Wafer在阻变层完成后立即做电学抽测（典型每片9到17点，每点测20到50个器件）。关键监控指标包括：初始高阻态电阻分布、Forming电压均值与标准差、Set/Reset电压窗口、电导等级可分辨数。这套Inline电学监控把反馈周期从数周缩短到数小时，是工艺快速迭代的前提。

适配二：工艺窗口的统计化管理。传统工艺控制关注均值和范围，CIM必须关注完整的分布形态，特别是尾部。建议监控指标从Cpk扩展到分布的偏度、峰度和分位数（P1、P99）。因为决定CIM性能的往往不是平均器件，而是那些偏离最远的尾部器件——它们会直接导致某些权重不可用。

适配三：分级测试策略降本。不必对所有Die做全量表征。推荐三级策略：第一级快速筛选（约0.5秒），测阵列级的基本功能和粗粒度分布，剔除明显失效的Die，通常能筛掉15%到30%；第二级中等精度表征（约3秒），对通过的Die做分区抽样表征，产生初步分级；第三级全量表征（10到30秒），只对高等级Die或客户要求的批次执行。这套策略在实测中把平均测试成本降低了55%以上。

适配四：Die身份与校准数据的强绑定。为每颗Die建立全局唯一标识（Wafer ID＋X坐标＋Y坐标＋批次），校准数据以此为主键存储。在封测环节引入Die Traceability机制（如激光打标或封装载具位置追踪），确保Die从Wafer到封装体的映射关系完整可查。这条链路必须做端到端的一致性校验，建议在封装后增加一道校准数据回读验证工步。

适配五：数据平台架构升级。电导表征数据用列式格式（如Parquet）存储在对象存储中，元数据和索引存关系库，分析层用分布式计算引擎。实测经验：单片Wafer的原始表征数据约35GB，用Parquet加ZSTD压缩后约4.2GB，压缩比8.3倍；典型的跨批次分布对比查询在16核集群上耗时约12秒，满足工程师交互式分析的需求。

适配六：与设计和算法团队的协同设计（DTCO）。CIM的良率不能只靠制造端保证，必须做制造与设计的协同优化。典型的协同点包括：用差分结构（两个器件表示一个权重）抵消共模变异；预留冗余列用于替换失效器件；在阵列外围集成校准电路；算法侧采用变异感知训练（Variation-Aware Training），让模型对硬件变异有天然容忍度。实践表明，算法侧的容差设计可以把对器件变异的要求放宽3到5倍，这比单纯在工艺上死磕划算得多。

六、实战案例：RRAM-CIM芯片11个月量产导入

回到开头那个项目。芯片规格是28nm CMOS平台上集成4Mb RRAM阵列，每个器件承载2比特权重，通过4器件差分组合实现等效8比特精度，目标应用是边缘端的视觉推理加速。

第1到3月：工艺基线建立。团队用12片工程片做DOE，主要变量是阻变层（HfOx）厚度（3.5/4.0/4.5nm）、退火温度（350/375/400摄氏度）、顶电极材料（Ti/TiN两种）。结论是4.0nm厚度＋375摄氏度＋Ti顶电极的组合下，Forming电压均值2.8V、标准差0.31V，D2D变异σ/μ为9.4%，是三个变量组合中最优的。这个阶段暴露的最大问题是片内均匀性：边缘区域的Forming电压比中心高0.4V，根因追到阻变层沉积的边缘厚度效应，通过调整沉积腔的边缘气流补偿解决，把片内差异压到0.12V。

第4到6月：Inline电学监控上线。团队在划片道加入了3种Test Key结构，每片测13个点位、每点50个器件，单片电学量测耗时约8分钟。上线后立刻发挥了作用：第5个月发现连续三批的Forming电压标准差从0.31V漂移到0.47V，通过Inline数据在4小时内定位到是溅射靶材接近寿命末期导致的成分偏移，更换靶材后恢复。如果没有Inline电学监控，这个问题要到两周后的CP测试才会暴露，届时已有约900片Wafer受影响。

第7到9月：测试方案与数据链路。这是最耗时的部分。团队与测试厂共同开发了三级测试流程，把平均单Die测试时间从最初方案的22秒降到9.6秒。数据链路方面，建立了以Wafer ID加XY坐标为主键的校准数据库，与封测厂约定了Die映射文件的交换格式（含校验和），并在封装后增加了校准数据回读验证工步。这个验证工步在试产阶段抓到了两批次的映射错位问题，避免了批量流出。

第10到11月：良率爬坡与分级标定。通过工艺微调（主要是Forming的渐进式算法优化）和冗余列替换策略，可用Die比例从试产初期的61%提升到量产标准的84%。分级方面，与客户共同定义了三个等级：A级（电导变异小于6%，用于高精度场景）占比31%，B级（6%到10%）占比42%，C级（10%到14%，需算法侧额外补偿）占比11%，其余为不合格。这个分级体系被写进了商务合同，成为计价依据。

整个项目最大的教训有两条。第一，不要用传统数字芯片的思维去规划CIM的导入周期，测试和数据体系的建设时间往往超过工艺本身，项目排期时要给这部分留足资源。第二，Inline电学监控的投入回报极高，团队测算这套监控体系的建设成本约在两个月工程投入，但仅第5个月避免的那一次批量损失就已经收回成本数倍。

七、实施效果：从体系适配到能力沉淀

效果一：器件一致性。经过11个月的工艺优化，D2D变异从项目初期的σ/μ 14.2%降到8.1%，片内Forming电压差从0.4V降到0.12V，批间标准差稳定在0.30到0.34V区间。虽然距离理论理想值还有距离，但配合差分结构和算法容差，已能满足8比特等效精度的应用需求。

效果二：测试效率与成本。三级测试策略把平均单Die测试时间从22秒降到9.6秒，测试成本占芯片成本比例从最初测算的23%降到10.4%。其中贡献最大的是第一级快速筛选，它在0.5秒内剔除了约27%的Die，避免了这部分Die进入高耗时的全量表征。

效果三：数据处理能力。数据平台改造后，单片35GB原始表征数据的入库时间从原方案的47分钟降到6分钟，典型跨批次分析查询响应从分钟级降到12秒。存储成本通过Parquet加ZSTD压缩降低了88%，按月产能折算年节省存储成本可观。

效果四：可用Die比例。从试产初期的61%提升到量产的84%，其中工艺优化贡献约14个百分点，冗余列替换策略贡献约9个百分点。冗余策略的投入极小（版图面积增加约3%），性价比非常突出，这也印证了DTCO协同的价值。

效果五：问题响应速度。Inline电学监控上线后，工艺异常的平均发现时间从14.2天缩短到0.4天，缩短97%。以该项目的投片节奏计算，这相当于每次异常可避免约800到1000片Wafer的风险暴露。

效果六：能力沉淀。项目结束后，团队把整套CIM制造适配方案沉淀成了内部标准：包括电学Test Key设计规范、分级测试流程模板、校准数据管理规范、数据平台架构文档。第二个CIM客户导入时，周期从11个月缩短到6个月。这才是这类前沿项目对Fab的真正价值——不是单个订单的利润，而是形成别人短期内追不上的体系能力。

最后展望一句。存算一体从实验室走向量产的过程，本质上是把「器件的不完美」变成「可管理的统计特征」的过程。这个过程对Fab提出的要求，已经从传统的把参数做准，升级为把分布管住、把每颗芯片的个体差异记录清楚并传递下去。谁先建成这套体系，谁就能在下一代AI芯片制造的竞争中占据先手。

八、配图说明

图1：四条CIM器件路线在工艺成熟度、密度、多比特能力三个维度的对比

图2：项目11个月内器件变异、测试时间与可用Die比例的改善轨迹

九、附表：关键数据对照

附表1：变异源等关键维度对照

附表2：测试级别等关键维度对照

十、配套资料与VIP资源

本文配套了完整的实战资料包。关注博客「VIP资源」区，可免费获取以下5项配套资料（持续更新MES/SPC/EAP/良率实战资料）：

CIM器件四条技术路线对比评估表（工艺/密度/精度/可靠性/成本五维打分）

RRAM电学Inline Test Key设计规范（含结构图、点位布局、量测参数配置）

CIM三级测试流程模板（含各级判定标准、耗时预算与成本测算模型）

Die级校准数据管理规范（含Wafer ID＋XY主键设计、跨厂交换格式与校验方案）

大规模表征数据平台架构文档（Parquet＋对象存储＋分布式查询的选型与压测数据）

────────────────────────────────────────

本文首发于博客：半导体智能制造 | MES工程师实战笔记

你在实际工作中遇到过类似情况吗？欢迎在评论区分享你的实战经验，一起交流进步。

标签：前沿趋势 | 半导体 | 智能制造 | Fab实战 | 工程师笔记