晶圆制造全流程：从砂子到芯片的完整旅程

发布时间：2026-06-30 | 分类：半导体制造 | 阅读需要：9分钟

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💡 摘要

一块手机芯片里有超过100亿个晶体管，这些晶体管是从一粒沙子变来的。整个过程需要3~6个月，经过上千道工序，每一步的良率损失累积起来，最终决定了芯片的成本。我在FAB工作这些年，最震撼的就是看到原始的硅片经过数百道工序，变成精密的集成电路芯片的全过程。今天用这篇文章，从工程师视角把晶圆制造从0到1讲清楚。

一、背景：从砂子到晶圆的蜕变起点

我们都知道芯片的原材料是硅（Si），而硅的最常见来源就是沙子（二氧化硅）。但从沙子到能用于芯片制造的电子级硅，中间要经历漫长的提纯过程。

硅的提纯分为三个阶段：

冶金级硅（MG-Si）：纯度99.9%，来自电弧炉还原石英砂，用于铝合金等行业

太阳能级硅（SoG-Si）：纯度99.9999%（6N），可以用于光伏面板

电子级硅（EG-Si）：纯度99.9999999%（9N以上），用于芯片制造，一万亿个硅原子中杂质不能超过1个

2018年我们建新FAB的时候，正好碰上全球硅片涨价，一块12吋硅片的价格从30美元涨到了120美元。那段时间我们天天和采购开会，讨论怎么降低硅片消耗。

二、单晶硅生长：Czochralski法的工业实践

电子级硅是是多晶硅（Polycrystalline），需要通过CZ法（Czochralski，直拉法）或FZ法（Floating Zone，悬浮区熔法）拉出单晶硅棒。

CZ法：把多晶硅放进石英坩埚里加热到1420°C以上熔化，用单晶硅籽晶接触液面，边旋转边提拉，凝固成单晶硅棒。目前90%以上的硅片用CZ法生产

FZ法：利用高频感应加热，在多晶硅棒内部形成熔区，从上到下扫过，得到更高纯度的单晶硅。电阻率更高，但直径受限（主要用于8吋以下）

FAB最常用的是12吋（300mm）CZ硅片。一根300mm硅棒长约2米，直径300mm，可以切割出约800片硅片。

三、晶圆制造完整流程图解

▲ 图1：晶圆制造从原材料到成品晶圆的完整流程

四、核心前道工序详解

4.1 热氧化（Thermal Oxidation）

硅片在高温（900~1200°C）下与氧气或水蒸气反应，在表面生长一层SiO₂氧化层。这层氧化硅是晶体管栅极介电层的核心材料。

干氧氧化：纯O₂反应，氧化层质量高但生长慢，用于栅极氧化层

湿氧氧化：H₂O反应，生长快但质量略差，用于隔离氧化层

先进制程（<28nm）已改用高K介质（HfO₂）替代SiO₂，大幅降低栅极漏电流

4.2 离子注入（Ion Implantation）

离子注入机把磷、硼、砷等杂质离子加速到很高的能量（几千~几十万电子伏特），轰击进硅片里，改变局部区域的导电类型（N型或P型）。这是形成晶体管源漏区的关键步骤。

注入能量决定掺杂深度，能量越高，离子穿得越深

注入剂量决定掺杂浓度，剂量越高，电阻率越低

注入后需要退火（Annealing）激活掺杂离子，修复晶格损伤

4.3 薄膜沉积（PVD/CVD/ALD）

芯片是多层结构，不同层之间需要沉积金属或绝缘薄膜：

PVD（物理气相沉积）：用于金属层（Al、Cu、Ti、TiN），溅射法为主

CVD（化学气相沉积）：用于氧化层、氮化硅、多晶硅，温度驱动化学反应

ALD（原子层沉积）：最精密的沉积方式，一层一层生长，厚度控制精度达0.1Å

▲ 图2：12吋晶圆FAB各工艺环节成本占比（数据来源：IBS估算）

五、一次工艺窗口优化的实战案例

2020年我们导入14nm新工艺的时候，离子注入后的退火工艺出现了良率分层问题——做电性测试的时候，PMOS的阈值电压（Vt）散差特别大。

根本原因：退火温度分布不均匀，晶圆中心比边缘低了15°C，导致杂质激活率不一致

解决方案：在退火机的晶圆托盘上加装了温度反馈控制环，实时调节加热功率

效果：阈值电压散差从±45mV降到了±18mV，良率提升了4个百分点

这个案例告诉我们：在先进制程，温度控制必须精确到±1°C以内，任何工艺窗口的偏差都会被放大成良率问题。

六、晶圆制造良率提升代码

以下Python代码计算Fab综合良率，并按工序分解各环节的良率贡献：

import matplotlib.pyplot as plt import numpy as np class FabYieldAnalyzer: def __init__(self, product_name): self.product = product_name self.steps = {} # {工序名: 良率} def add_step(self, step_name, yield_rate): """添加一道工序的良率 (%)""" self.steps[step_name] = yield_rate / 100.0 def get_overall_yield(self): overall = 1.0 for y in self.steps.values(): overall *= y return overall * 100 def find_bottleneck(self): """找出良率最低的工序（瓶颈）""" return min(self.steps, key=self.steps.get), min(self.steps.values()) * 100 def plot_yield_waterfall(self, save_path="yield_waterfall.png"): names = list(self.steps.keys()) yields = list(self.steps.values()) cum_yield = [1.0] for y in yields[:-1]: cum_yield.append(cum_yield[-1] * y) fig, (ax1, ax2) = plt.subplots(1, 2, figsize=(14, 5)) fig.suptitle(f"{self.product} 各工序良率分析", fontsize=14, fontweight='bold') # 左图：柱状图 colors = ['#E74C3C' if y < 0.995 else '#27AE60' for y in yields] bars = ax1.bar(names, [y*100 for y in yields], color=colors, alpha=0.8) ax1.set_ylabel('良率 (%)') ax1.set_title('各工序良率', fontsize=11) ax1.set_ylim(99.0, 100.1) ax1.tick_params(axis='x', rotation=45) for bar, y in zip(bars, yields): ax1.text(bar.get_x()+bar.get_width()/2, bar.get_height()+0.02, f'{y*100:.2f}%', ha='center', fontsize=7) # 右图：累计良率 ax2.plot(range(len(names)+1), [1.0]+cum_yield, 'b-o', markersize=5) ax2.axhline(self.get_overall_yield()/100, color='r', linestyle='--', label=f'综合良率={self.get_overall_yield():.2f}%') ax2.set_xticks(range(len(names))) ax2.set_xticklabels(names, rotation=45, fontsize=8) ax2.set_ylabel('累计良率') ax2.set_title('累计良率曲线', fontsize=11) ax2.legend() ax2.set_ylim(0.9, 1.01) plt.tight_layout() plt.savefig(save_path, dpi=150, bbox_inches='tight') plt.close() print(f"良率分析图已保存: {save_path}") print(f"综合良率: {self.get_overall_yield():.2f}%") bottleneck, bottleneck_y = self.find_bottleneck() print(f"瓶颈工序: {bottleneck} ({bottleneck_y:.2f}%)") # 使用示例：14nm CMOS工艺良率分析 analyzer = FabYieldAnalyzer("14nm CMOS Logic") steps = [ ('晶圆来料检验', 99.8), ('热氧化', 99.95), ('离子注入', 99.9), ('光刻', 99.5), ('刻蚀', 99.7), ('沉积', 99.85), ('CMP平坦化', 99.9), ('金属化', 99.8), ('退火激活', 99.95), ('电性测试', 99.3), ('最终检验', 99.98) ] for name, y in steps: analyzer.add_step(name, y) analyzer.plot_yield_waterfall()

💡 代码说明：为什么这样写？

综合良率 = 各工序良率的乘积，这是FAB良率计算的基本原则

瀑布图用红色标记低良率工序（<99.5%），一眼看出瓶颈在哪

累计良率曲线直观显示每道工序对整体的"拖累"程度，帮助工程师决策优化优先级

七、实施建议

新建FAB工艺导入建议

前3个月：以稳定良率为主，不要急于提升产能，宁可少做也要做对

3~6个月：优化工艺窗口，找到最佳参数组合，建立SPC控制基线

6~12个月：推进良率提升项目，重点攻克瓶颈工序，目标综合良率>95%

良率监控系统建设

每道关键工序必须部署量测设备，建立完整的测量-分析-反馈闭环

使用统计分析（DOE）优化工艺参数，不要靠经验"试错"，成本太高

八、进阶方向：先进封装带来的新挑战

摩尔定律走到3nm以下，单纯靠缩小晶体管来提升性能越来越难。先进封装（Advanced Packaging）成为新战场：

CoWoS（Chip on Wafer on Substrate）：台积电的封装技术，把HBM内存和SoC芯片封装在一起，用于AI芯片

SoIC（System on Integrated Chips）：台积电的3D堆叠技术，通过混合键合（Hybrid Bonding）实现芯片间<10μm的互连间距

Chiplet（小芯片）：把不同功能的裸芯片（Die）用先进封装集成，降低单芯片成本，提升良率

我个人的判断：未来10年，半导体行业一半的增长将来自先进封装，而不是前道工艺节点的继续缩小。做FAB工程师的同行，也要开始关注封装知识了。

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