LED芯片从衬底到COW全流程：新人入门梳理
【摘要】
LED芯片制造链路按物理顺序分五段：PSS图形化衬底准备、MOCVD外延生长、光刻刻蚀ITO电极钝化等器件制程、减薄与AOI外观、CP探针测试与COW整片交付。各段参数呈传递关系：衬底平整度影响外延均匀性，外延离散度决定分档上限，制程侧壁质量决定漏电水平，测试只是把前序因果如实读出来。排查不良要顺链路往回找，而不是盯着测试数据本身。
【核心要点】
- 链路结构：衬底、外延、器件制程、减薄外观、测试交付五段，COW是终点形态。
- 外延定天花板：主波长由量子阱铟组分与阱宽决定，温度漂移一两度波长就可能偏出分档范围；PL扫描是外延段的体检报告。
- 制程要点：光刻做定义，台面刻蚀侧壁质量直通IR漏电，ITO退火窗口决定VF，钝化抑制侧壁漏电。
- 监控前移：关键尺寸、膜厚、电性抽测、外观复检四类在线监控把不良挡在产生段。
- 损失结构：外延离散、光刻刻蚀缺陷、CP电性不良是良率损失三大头；测试暴露问题而非制造问题。
【适用场景】
- 半导体、LED行业新人建立从衬底到出货的完整工艺认知框架。
- 产线工程师按工序段到参数的路径定位不良根因。
- 工序交接与在制品管理规范的制定参考。
- 良率工程师组织各段监控点与数据回溯路径。
# LED 芯片从衬底到 COW 全流程梳理，半导体新人必看
先建立全局：一条链路，五个阶段
LED 芯片制造本质上是在蓝宝石上"种"出一个会发光的 PN 结，再把它引出来、保护起来、测清楚。整条链路按物理顺序分成五段：衬底准备、外延生长、器件制程、减薄外观、测试交付。COW 模式下，最后一段测完全片不划片，晶圆整片出货，这就是前面所有工序的终点形态。
新人最容易犯的错是把每道工序当独立单元看。实际上参数之间是传递关系：衬底的平整度影响外延均匀性，外延的离散度决定后面分档的上限，制程的侧壁质量决定漏电水平，测试只是把前面所有环节的因果如实读出来。排查不良时要顺着链路往回找，而不是盯着测试数据本身较劲。
衬底段：PSS 图形化，一切开始的地方
蓝宝石衬底本身不发光，它的任务是给外延提供一个高质量的生长面。原生蓝宝石表面是平整的，光在里面传播时会发生全反射，出光效率被压得很低。PSS（Patterned Sapphire Substrate，图形化蓝宝石衬底）的思路是在衬底表面做出规则排列的微结构——常见的有圆锥形、圆台形，按排布方式分 2D-PSS 和 3D-PSS——让光在界面处改变方向，从全反射里"逃"出来。
微结构的尺寸、间距、高度一致性是这段的关键指标。尺寸偏差太大，外延生长时应力分布不均，波长会在片内形成梯度；结构排布不规整，出光增强效果打折扣。衬底进厂要检验外观、几何参数和表面洁净度，颗粒残留、划痕这些看起来不起眼的缺陷，会在外延层里被原样复制甚至放大。
衬底段的另一个重点是清洗。有机物残留、金属离子、颗粒物，任何一样带到外延界面都是位错源。半导体标准 RCA 清洗流程在这里是标配，洗完的衬底一般当班投料，避免存放吸污。
外延段：MOCVD 一层一层长出发光结构
外延是整条链路技术密度最高的一段。MOCVD 设备把镓、铟、铝的金属有机源和氨气在高温下反应，在衬底上逐层生长氮化镓基材料。典型结构从下往上依次是：成核层（缓解蓝宝石和 GaN 之间的晶格失配）、N 型 GaN 层（提供电子）、多量子阱 MQW 有源区（电子空穴复合发光的地方，铟组分决定波长）、P 型 GaN 层（提供空穴）。
外延段决定了芯片的天花板。主波长由量子阱里的铟组分和阱宽决定，生产上靠精确控制生长温度和源流量来锁定波长窗口，温度漂移一两度，波长就可能偏出分档范围。亮度由量子阱的结晶质量和载流子复合效率决定，位错、V 形缺陷这些结晶缺陷是亮度杀手。片内均匀性则取决于生长腔的温度场和气流场分布，外延片中心和边缘的波长差异直接决定后面能分出几个档位。
外延完成后全片做 PL 扫描，不接触晶圆就能拿到波长、亮度的空间分布图。这张图是外延段的"体检报告"，也是后续 CP 分档的重要先验：PL 图上已经能看到环状或条状异常的区域，CP 阶段大概率是坏点聚集区。
器件制程段：把发光结构做成可用的芯片
外延片只是"会发光的材料"，器件制程段把它做成"能通电、能散热、能长期工作的芯片"。这段工序最多，逐个说。
光刻。涂胶、曝光、显影、坚膜，把掩膜版上的图形转移到光刻胶上，为后面的刻蚀做掩护。对位精度和胶厚均匀性是关键，对位偏移会让电极压到台面边缘，胶厚不均会让刻蚀深浅不一。光刻是全流程做"定义"的工序，它的误差会传递给后面每一道。
台面刻蚀。ICP 等离子体干法刻蚀把量子阱区域切开，做出台阶，让 N 电极能接触到 N 型层。刻蚀的侧壁质量和损伤层直接决定漏电水平：侧壁粗糙、残留刻蚀副产物、离子轰击损伤，都会在 PN 结边缘形成漏电通道。很多 IR 漏电不良追到头，根因都埋在台面刻蚀的参数窗口里。
ITO 电流扩展层。P 型 GaN 的空穴迁移率低，电流从电极注入后扩散不开，集中在电极下方，中间大部分区域不发光。溅射一层氧化铟锡（ITO）透明导电层，把电流摊开，再通过退火改善 ITO 与 P 层的欧姆接触。退火温度和气氛的窗口很窄，退过了 VF 反而升高，欠了电流扩散不足，亮度不均。
电极。蒸镀 P 电极和 N 电极，金属层与半导体之间要形成良好的欧姆接触，接触电阻直接进 VF。PAD 的厚度、附着力、表面状态影响后面探针测试和键合的可靠性。
钝化。沉积氮化硅（SiNx）钝化层，把台面侧壁包起来，隔绝水汽和离子迁移，抑制侧壁漏电，提升耐压。钝化层的开孔位置要精确，开偏了电极接不上，开大了保护不到侧壁。
减薄与外观段：给晶圆收尾
制程完成后晶圆还是厚的（蓝宝石衬底占了大头），要研磨减薄到目标厚度，Micro-LED 常见做到 100 微米以下。减薄带来两个好处：散热路径更短、后续划片或剥离更容易，但减薄过程本身引入机械应力，薄片更容易翘曲和隐性碎裂，搬运气浮、真空吸附都要按薄片的规范来。
减薄后 AOI 全片光学检测，把崩边、划伤、PAD 异常、残胶、颗粒这些外观不良逐颗标记。AOI 的价值在于把"看起来有问题"的 Die 在测试之前就隔离出去，省下测试资源，也避免外观不良流入下游。
测试交付段：CP 探针测试与 COW 成型
到了这一步，晶圆上的每一颗 Die 都已经是完成态，CP（Chip Probing）探针测试负责给它们逐个定性。探针台带动探针卡逐颗接触 PAD，源表按程序施加电流电压，测出每颗 Die 的完整参数组：多电流档正向电压 VF1 到 VF4（看 PN 结和工作点状态）、反向漏电 IR（看结和侧壁质量）、光功率 LOP（看发光强度）、主波长 WLD（看颜色）、ESD 耐压（看静电鲁棒性）。全片测完，上位机按预设的 Bin 规则给每颗 Die 定档，生成 BinMap。
COW 模式下，测完就停在这里：不划片，整片洁净封装，连同 BinMap 和参数明细一起交付。下游巨量转移设备按坐标拾取合格 Die，坏点全部留在晶圆上。
从良率损失的构成看，外延的波长亮度离散、光刻刻蚀的侧壁与图形缺陷、CP 阶段的电性不良是三大头，减薄外观和边缘舍弃各占一块。这个分布不是恒定的，不同产品、不同产线差异很大，但它给新人一个重要的方向感：良率问题的大头在前段，测试只是把问题暴露出来，不是制造问题。
各段参数怎么对应不良：一张对照表
| 工序段 | 出问题时的典型表现 | 常见根因方向 |
|---|---|---|
| 衬底/PSS | 片内波长梯度、亮度条纹 | 微结构尺寸偏差、清洗不净 |
| 外延 | 波长散、亮度散、暗区 | 温度场漂移、源流量波动、腔体状态 |
| 光刻 | 图形偏移、残胶、过刻 | 对位误差、曝光能量漂移 |
| 台面刻蚀 | IR 漏电、边缘漏电 | 侧壁粗糙、离子损伤 |
| ITO/退火 | VF 偏高、亮度不均 | 退火窗口偏移、膜厚不均 |
| 电极 | 接触电阻大、暗 Die | 欧姆接触不良、PAD 缺陷 |
| 钝化 | 侧壁漏电、耐压低 | 覆盖不良、针孔 |
| 减薄/AOI | 崩边、隐性裂纹 | 机械应力、参数过激 |
| CP 测试 | 误判、重复性差 | 探针压力、接触电阻、机台漂移 |
这张表建议存下来。产线上遇到不良，先在表里定位工序段，再往下挖参数，排查效率会高很多。
外延段的深水区：几个决定良率的具体控制点
外延是整条链路里参数最多、最敏感的一段，值得单独拆开看。
成核层：蓝宝石和 GaN 之间存在明显的晶格失配和热膨胀系数差异，直接长 GaN 会得到一层裂纹密布的膜。做法是先长一层低温成核层，让 GaN 在可控条件下成核、合并，再升温生长后续结构。成核层的厚度和生长温度窗口很窄，偏薄会造成合并不良、位错密度高，偏厚会引入额外应力，这是外延良率的第一道门槛。
V/III 比与生长速率：五族源（氨气）和三族源（金属有机源）的比例决定结晶质量和表面形貌。比值偏低，表面粗糙、缺陷多；偏高，生长速率下降并可能引入点缺陷。量产靠这套参数组合控制，任何一次源瓶更换或者流量计校准，都对应一次重新验证。
量子阱结构与波长：阱宽和垒厚决定发光波长，阱里的铟组分决定带隙。铟的掺入对温度极其敏感，生长温度高一点铟就跑掉了，波长偏短。这也是 MQW 生长阶段温度均匀性要求最严的原因，片内温度差几度，波长能差出好几纳米。
P 层激活：Mg 掺杂的 P 型 GaN 需要退火激活才能提供足够的空穴浓度，激活效率低会直接表现为 VF 偏高和亮度不足。这一段和后面 ITO 退火的效果会叠加，排查时容易混淆。
腔体状态与维护周期：MOCVD 腔体内壁的沉积物会随时间积累，改变热场和气流场。所以外延产线严格按运行片数做腔体清洁和维护，维护前后的数据要做比对标定。新人常常不理解为什么同一台设备、同一套参数，维护前后的波长差那么多，原因就在这里。
这几项合起来说明一件事：外延良率由参数窗口、设备状态、环境稳定三者共同决定，缺一样都不行。
制程段的量测与在线监控
器件制程段工序多，靠事后 CP 测试发现问题太晚，行业做法是在关键工序后面挂量测和监控。
关键尺寸量测：光刻和刻蚀之后测台面宽度、电极尺寸、线宽间距，看是否落在设计公差内。尺寸偏了会直接改变电性，早发现能及时回退重工或者调整后续参数。
膜厚量测：ITO 厚度、钝化层厚度、电极金属厚度，用椭偏仪或者台阶仪测。ITO 薄了电流扩展不足、VF 偏高，厚了透光率下降、亮度掉。
电性抽测：制程中间用简易探针台抽测几颗 Die 的 VF 和 IR，作为工序健康度的快速指标。这类抽测不追求精度，追求"有没有突然变化"。
外观复检：每一道可能引入颗粒或者损伤的工序之后做抽检，重点看残留、划伤、PAD 完好性。
这些监控的共同思路是"把不良挡在它产生的那一段"。晶圆测完 CP 才暴露的问题，是结果不是原因；中间环节省掉的监控点，最后都要在良率报表上还回来。
工序交接与在制品管理
半导体产线本质上是一条很长的交接链，每个工序既是上一道的客户，也是下一道的供应商。交接面管理不好，良率数据会莫名其妙地波动。
交接要明确三件事：参数承诺（上一道保证什么）、验收标准（下一道按什么判）、异常处理路径（超规了怎么走）。这三件事必须写进正式文件，靠口头约定迟早出问题。
在制品管理有两个含义。一是数量账：晶圆在流水线上流转，数量必须清零，少一片就是大额损失。二是时间账：有些工序之间存在时效要求，比如清洗完必须当班投料，钝化完成到测试之间不宜久放。超时会引入不可控变量，产线上因为等料放了两天导致数据异常的例子不少见。
对新人的实际建议：进厂之后尽快搞清楚自己所在工序的前后各是什么、交接的标准文件叫什么名字、异常该找谁。这三个问题回答得出来，才算真正站住脚。
四个常见误区澄清
误区一，以为良率是测试环节的事。测试只是测量仪器，良率高不高取决于前面每一道工序做得好不好。
误区二，以为参数余量越大越好。窗口放太宽，档位内离散度大，下游一致性要求满足不了；窗口收太紧，良率又下不来。窗口是博弈结果，不是越大越好。
误区三，拿单点数据下结论。一两颗 Die 参数超标就调整工艺，很可能调的是噪声。要看分布、看趋势、看 Map 分布形态。
误区四，忽视设备维护状态对数据的影响。同一套程序，腔体维护前后测出的数据不可直接比较，必须重新标定。
一张参数速查表：每道工序的关键输出
把各段的核心输出参数列出来，新人可以先记住这张表，进车间再逐个对号入座。
| 工序段 | 核心输出（要盯的参数） | 判读要点 |
|---|---|---|
| PSS 衬底 | 微结构尺寸、间距、表面粗糙度、洁净度 | 尺寸一致性决定片内均匀性 |
| 外延 | 主波长、半高宽、PL 亮度、片内分布图 | 这一段定天花板，后面救不回来 |
| 光刻 | 线宽、对位偏移量、残胶情况 | 图形偏差会逐级放大 |
| 台面刻蚀 | 台面角度、侧壁形貌、刻蚀深度 | 侧壁质量直通 IR |
| ITO 与退火 | 膜厚、方阻、透过率、接触电阻 | 影响 VF 和亮度均匀性 |
| 电极蒸镀 | 金属厚度、剥离干净度、PAD 尺寸 | 影响探针接触和键合 |
| 钝化 | 膜厚、致密度、开孔精度 | 影响耐压与长期可靠性 |
| 减薄 | 总厚度、总厚度变化、表面粗糙度 | 影响散热和后续剥离 |
| AOI | 崩边数、划伤数、异物数、图形缺损 | 把形态不良提前隔离 |
| CP 测试 | VF 各档、IR、LOP、WLD、ESD | 全部前序工序的最终结算 |
这张表的用法是倒着查：CP 上发现某类不良集中，往回找对应工序段，再拿该段自己的监控数据比对。如果那一段的监控数据是正常的，说明问题在更前面，或者在该段与 CP 之间的衔接上。顺着这条逻辑走，比漫无目的地试参数高效得多。
还有一点值得强调：这些参数不是孤立的。比如 IR 偏高，可能是台面刻蚀侧壁损伤，也可能是钝化覆盖不良，还可能是衬底清洗残留导致的界面缺陷。单一工序的"合格判定"只说明它在自己的窗口内，不代表它对下游没有影响。真正的良率工程看的是参数之间的相关性，不是单个参数的达标率。
给新人的三条实操建议
第一，把每个缩写还原成物理动作再理解。ITO 不只是一个缩写，是"溅射一层透明导电膜再退火"这个完整过程；IR 不只是一个参数，是"反向偏压下 PN 结边缘在漏多少电"。缩写背后有物理，物理背后有工艺窗口，这样记才记得住。
第二，养成看 Map 图的习惯。单点数据说明不了问题，全片分布才有诊断价值。环状分布查边缘工艺和退火均匀性，条状分布查光刻或气流方向，随机散布查颗粒和操作损伤。Map 图是产线给的免费线索，不看可惜。
第三，搞清楚你所在工序的上下游。上游给你的参数承诺是什么，下游对你的交付要求是什么，中间的验收标准在哪份文件里。良率工程的一半工作是管理交接面，另一半才是调参数。
COW 是这条链路的终点形态，也是理解整条链路最好的视角：只有每一段都做到位，测试数据才可信，BinMap 才敢作为交付物，下游才敢在整片晶圆上直接开工。链路思维建起来了，后面无论做工艺、做测试还是做良率，框架都是通用的。
【常见坑】
- 把每道工序当独立单元：参数是传递关系，衬底缺陷会被外延复制放大，单段合格不等于对下游无影响。
- 认为参数窗口越宽越好：窗口宽档内离散大，下游一致性满足不了；窗口紧良率又下不来，窗口是博弈结果。
- 拿单点数据调工艺：一两颗Die超标很可能调的是噪声，要看分布、趋势与Map形态。
- 忽视设备维护状态：MOCVD腔体维护前后同一程序的数据不可直接比较，必须重新标定。
- 时效管理缺失：清洗后当班投料、钝化到测试不宜久放，超时引入的变量最后都记在良率报表上。
常见问题（FAQ）
Q：新人先记什么？
A：先记工序段框架和每段的核心输出参数，再往参数底下记物理动作。缩写要还原成物理过程理解，比如ITO是溅射透明导电膜加退火的完整过程，IR是反向偏压下PN结边缘漏多少电。
Q：良率问题为什么常先查外延？
A：波长与亮度的离散度在外延段定型，后续工序只能保住它救不回来。PL扫描全片分布图能在芯片做出来之前就暴露外延异常。
Q：IR漏电应该查哪里？
A：首选台面刻蚀侧壁质量，其次是钝化覆盖与衬底清洗残留。单一工序合格判定只说明它在自己窗口内，需要用参数相关性定位真实根因。
Q：CP测试在链路里是什么角色？
A：是前序所有工序的最终结算：逐颗测VF、IR、LOP、WLD、ESD并生成BinMap。COW模式下测完不划片，整片交付。
Q：看Map图有什么用？
A：环状分布查边缘工艺与退火均匀性，条状分布查光刻或气流方向，随机散布查颗粒与操作损伤。分布形态本身就是归因线索。
【总结】
LED芯片制造的核心认知是链路思维：五段工序环环相扣，参数逐级传递，测试只是暴露问题而不是制造问题。新人建立框架的路径是记住每段的物理动作与核心输出参数，用工序-不良对照表倒查根因，并搞清楚自己工序的上下游交接文件。链路思维一旦建立，做工艺、测试还是良率，方法论都是通用的。
